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虎嗅注：英特爾和戈登和貝蒂·摩爾基金會今日宣布，公司聯合創始人戈登·摩爾去世，享年94歲。今天這篇文章從技術的角度討論了他提出的“摩爾定律”，我們特此重推此文，緬懷這位半導體先驅。本文來自微信公眾號：芯潮IC（ID：xinchaoIC），作者：十巷，原文標題：《摩爾定律，枯木逢春？》，題圖來自：視覺中國
最近一段時間以來，摩爾定律一直處于“薛定諤的摩爾定律”狀態，在英偉達和英特爾這兩個行業巨頭的講話中，更是在“死了”和“沒死”之間反復橫跳。
摩爾定律是否已經走到盡頭，是近10年來一直被討論的話題。
1965年初，戈登·摩爾（題圖人物）表示集成電路上可容納的元器件數量約18個月便會增加一倍，后在1975年將這一定律修改為單位面積芯片上的晶體管數量每兩年能實現翻番。
這便是影響后世至今的“摩爾定律”。
作為半導體行業的“黃金定律”，摩爾定律一直指導著芯片開發。但是隨著芯片工藝升級速度的放緩和成本的快速提升，圍繞在這一定律身上的爭議不斷擴大。
面對摩爾定律的“信任危機”，英特爾CEO帕特·基辛格表示，至少在未來十年里，摩爾定律“依然有效”。
而英偉達創始人黃仁勛卻表達了截然相反的觀點。黃仁勛在一場采訪中表示，對于芯片行業來說，以類似成本實現兩倍業績預期已成為過去，蠻力加晶體管的方法和摩爾定律的進步基本上已經走到了盡頭，“摩爾定律結束了”。
兩大芯片巨頭對于摩爾定律的分歧，展現了當下芯片行業對于技術演進方向的不確定性。即便實現了晶體管堆積數量的增加，但是成本的飆升開始讓越來越多的企業停下對先進制程的追逐，思考摩爾定律本身的合理性。
對此，業界也開始向更多方向進行探索，新架構、新集成、新設備、新材料逐漸成為顛覆創新的焦點，通過拓展新的技術路線來提升芯片性能，為摩爾定律尋找“續命”的新方法。
GAA架構
如今最先進的芯片制程已經達到5nm，借助于EUV光刻等先進技術，頭部公司還在向3nm甚至更小的節點演進。
近兩年是臺積電與三星競爭最激烈的兩年，在先進制程上打得不可開交。
臺積電南京廠總經理羅鎮求曾表示：“目前為止，我們認為3nm、2nm，甚至1nm都沒有什么太大問題。”可如果嚴格按照摩爾定律，臺積電應當在2020年第二季度量產5nm，今年6月份就應該看見3nm的量產。
三星則更加激進，每隔幾個月就發表一篇論文，聲稱再次突破了摩爾定律的顛覆性技術。
但現實是，兩邊的預期都沒有得到兌現。
臺積電、三星、IBM、英特爾各節點晶體管密度對比圖（圖源：電子時報）
盡管芯片制造商在先進制程上有所放緩，但在晶體管縮放技術上進一步探索，例如采用新一代GAA工藝，成為“延續摩爾定律”的主要方法之一。
GAA——（Gate-All-Around FET），又稱全環柵場效應晶體管，是一種晶體管搭建的結構方式，是用柵極包住兩邊的溝槽鰭片的結構，被認為是“延續摩爾定律的關鍵技術”。
與此前使用FinFET的芯片相比，新產品采用芯片面積更小、電耗減少、性能提升的GAA技術，在技術層面意義重大。為了追趕臺積電，三星電子在2020年就全力投入GAA架構，旨在3nm節點超越臺積電（臺積電目前計劃2nm節點上才導入GAA架構）。
臺積電工藝制程演進圖（圖源：臺積電）
回顧晶體管的演化歷程，半個世紀以來，晶體管持續通過按照摩爾定律不斷縮放特征尺寸，降低制造成本，并提高電路性能，晶體管技術經過了Planar FET到FinFET再到GAAFET的過程。
Planar FET：傳統的平面晶體管（planar FET）是通過將柵電極放置在溝道區的頂部來形成的，從而有效地使器件在二維平面中導電。
FinFET：隨著柵極長度的增加，溝道電荷的柵極可控性受到了限制。因此引入了 FinFET 架構以進一步允許特征尺寸縮放。在 FinFET 中，溝道的三個側面被柵電極包圍。通過增強溝道電荷的柵極可控性，在更小的占位面積上實現了改進的性能、減少的漏電流和柵極長度的縮放。由于這些優勢，FinFET 允許從 14 納米及以上的技術成功擴展。
GAAFET：然而，工作電壓的進一步縮放一直極具挑戰性。為了克服這一限制，引入了在通道的所有四個側面都具有柵極電極的全柵極（GAA）晶體管。這允許在降低運行功率的情況下顯著提高性能，從而推動新的基于 CMOS 的技術的發展。
GAA可提高晶體管性能（圖源：三星）
在PPA提升方面，與三星5nm工藝相比，其第一代3nm GAA工藝可以使芯片功耗降低45%，性能提升23%，面積減少16%；而未來第二代3nm工藝則使功耗降低50%，性能提升30%，芯片面積減少35%。
GAA結構大幅度增強了柵極的控制能力，能夠讓晶體管繼續縮小下去而不漏電，在不改進光刻技術的情況下增加晶體管密度，這也是延續摩爾定律的關鍵所在。
先進封裝
當通過縮小晶體管特征尺寸實現的經濟學和性能推動力受阻后，封裝技術成為摩爾定律的新拐點。
曾經，傳統封裝在半導體產業鏈中是個并不起眼的環節。隨著芯片更高集成度、良好電氣性能、較小時序延遲、較短垂直互連等的需求，封裝技術從2D封裝向更高級的2.5D和3D封裝轉變。
簡單來說，封裝能夠減少芯片間的凸點間距，增大凸點密度。整體的密度越大，實際上也代表著單位面積上晶體管數量越密。所以說，封裝雖然和摩爾定律沒有直接關聯，但卻又影響著摩爾定律的發展。
在摩爾定律發展趨緩的大背景下，通過先進封裝技術來滿足系統微型化、多功能化，成為集成電路產業發展的新趨勢。
具體來看，先進封裝的優勢一方面在于優化連接方式，實現更高密度的集成；另一方面，更容易地實現異構集成，即在同一個封裝內集成不同材料、線寬的半導體芯片和器件，從而充分利用不同種類芯片的性能優勢以及成熟制程的成本優勢。
其中，WLP（晶圓級封裝）、SiP（系統級封裝）、3D IC以及Chiplet等是當前業內主流的先進封裝類型。
WLP：晶圓級封裝與傳統封裝不同點在于切割晶圓與封裝的先后順序。傳統封裝工藝步驟中，封裝要在裸片切割分片后進行，而晶圓級封裝是先進行封裝再切割。晶圓級封裝能明顯縮小芯片封裝后的大小，契合了消費類移動設備對于內部高密度空間的需求。此外還能提升了數據傳輸的速度與穩定性。
晶圓級封裝
SiP：SiP可與SoC芯片相對應，SiP與SoC的本質區別在于功能分塊的實現方式不同。SoC芯片是從設計角度出發，將系統所需的功能區高度集中到一顆芯片上，功能的實現通過IP核實現；而SiP是從封裝的角度出發實現功能分區和系統集成，具體來看，SiP是將多個具有不同功能的有源電子元件、無源器件及其他器件構成一個系統或子系統，并將多個系統組裝到一個封裝體內部，使其成為一個可以實現一定功能的單體封裝件。
3D IC：通過3D堆疊技術可以擴大芯片的容量、提升傳輸帶寬，同時由于堆疊中引線的減少，大大降低了消芯片中因數據傳輸造成的不必要的能量損耗。當前，隨著高效能運算、人工智能等應用興起，加上用于提供多個晶圓垂直通信的TSV技術愈來愈成熟，可以看到越來越多的CPU、GPU和存儲器開始采用3D堆疊技術。
Chiplet：Chiplet是將單顆SoC芯片的各功能區分解成多顆獨立的芯片，并通過封裝重新組成一個完整的系統。與SoC芯片相比，采用Chiplet模式的優勢有：單顆芯片面積較小，可提高制造良率；可實現異構集成，Chiplet的本質是硅片級別的IP復用。
我們重點來介紹一下當前業內火熱的Chiplet，這一技術通常被稱為“粒芯”或“小芯片”，它將復雜功能進行分解，然后開發出多種具有單一特定功能，可互相進行模塊化組裝的“小芯片”。
簡單來說，Chiplet技術就是像搭積木一樣，把一些預先生產好的能實現特定功能的芯片裸片（die）通過先進的集成技術封裝在一起，形成一個系統級芯片（SoC）。從這個意義上來說，Chiplet就是一個新的IP復用模式，未來以Chiplet模式集成的芯片會是一個“超級”異構系統，可以為AI計算帶來更多的靈活性和新的機會。
基于Chiplet的SoC
摩爾定律如果繼續依靠傳統的“微縮”路線從經濟上來說其實已經難以為繼，單個芯片上集成更多的晶體管雖然從技術上來說依然可行，但成本已經大到無法接受。其中，先進制程的良率問題是讓流片成本居高不下的主要因素之一。
因此，將大裸片“切”成Chiplet是有效提升單個晶圓良率的必由之路，也是讓摩爾定律可以持續的主要方法之一。Chiplet技術不但可以提升良率，還可以通過復用成熟的Chiplet進一步降低設計成本和風險，讓單顆芯片內部晶體管數量持續增加的同時成本依然可以接受。
Chiplet給全產業鏈提供了新的發展機遇：
芯片設計企業能夠通過利用“硅片級IP”減少流片費用，降低芯片設計門檻；
IP授權商有升級為Chiplet供應商的機會，從而提升IP的價值并有效降低芯片客戶的設計成本，縮短研發周期，從而加速芯片Time to market 時間；
芯片制造與封裝環節標準化程度大大提升，能夠通過增設定制化服務以Chiplet取代傳統ASIC模式，降低生產驗證周期，提升晶圓廠和封裝廠的產線利用率；
標準與生態方面，Chiplet的普及將提高全產業鏈的標準化程度，有望建立起可互操作的組件、協議和軟件生態。
截至目前，已有許多半導體業者采用Chiplet方式推出高效能產品。
包括英特爾、AMD、華為在內的多家芯片巨頭企業都曾表明或已經在產品中導入Chiplet設計。AMD今年3月推出了基于臺積電3D Chiplet封裝技術的第三代服務器處理芯片；蘋果也推出了采用臺積電CoWos-S橋接工藝的M1 Ultra芯片。
同時，地平線、壁仞科技等本土大算力芯片公司也表達了對Chiplet的興趣或推出了相關產品；芯原和芯動科技等IP供應商已推出實質的接口IP，對Chiplet躍躍欲試。
據Omdia預計，2024年Chiplet市場規模將達到58億美元，2035年則將超過570億美元，Chiplet市場規模將迎來快速增長。
包括Chiplet在內，前后道頭部廠家紛紛搶灘，先進封裝成了必爭之地。
其中，臺積電從CoWoS、InFO到SoIC，已經累積豐富的先進封裝經驗，形成了3D Fabric平臺。透過綁定先進制程，提供先進制程代工到先進封裝的一條龍服務，主要產品類別為HPC高性能運算與高端智能手機芯片。
英特爾發展先進封裝技術為Intel IDM 2.0策略中關鍵的一環，陸續推出了2.5D封裝的嵌入式多芯片互連橋接（EMIB）技術、3D堆疊的Foveros技術，以及整合2.5D與3D封裝的共嵌入式多芯片互連橋接Co-EMIB技術。
存儲大廠三星能提供存儲芯片堆疊異構整合封裝服務，包括其在2020 IWLPC中展示的存儲芯片堆疊（Memory Stack）異構整合技術，以及其“X-Cube”3D封裝技術，包含把存儲芯片與其他芯片整合，以及硅穿孔、微凸塊等關鍵技術。
回看國內，本土封測頭部廠家通過自主研發和兼并收購，已基本形成先進封裝的產業化能力，并在關鍵技術上（如Bumping、Flip-Chip、TSV和2.5D/3D堆疊技術等）實現了與國際領先企業對標的能力。以長電科技、通富微電、華天科技為代表的國內企業在推進高端先進封裝技術更加成熟的基礎上，繼續提升BGA、PGA、WLP和SiP等先進封裝形式的產能規模。
設備：0.55 NA EUV光刻機
回望摩爾定律發展歷程，讓晶體管溝道進一步縮短，突破物理極限也曾先后經歷多個瓶頸。其中，設備的物理限制就是其中的重要因素之一，到193nm節點以后，受到光刻技術限制，在45nm~32nm節點下產生了浸沒工藝，16nm~10nm下產生了多重曝光工藝，7nm以后則引入了極紫外線（EUV）工藝。
隨著EUV光刻被引入大批量制造，光刻技術路線圖經歷了“驚人的推動”。
EUV光刻機巨頭ASML表示：“我們認為當前版本的EUV將可擴展到2nm，甚至可能更遠的節點，但要超越這一點，將需要下一版本的EUV光刻機，具有高數值孔徑的EUV和系統平臺?！?/p>
目前，最先進的芯片是5/4nm級工藝，使用的是ASML的Twinscan NXE：3400CEUV光刻系統，具有0.33數值孔徑（NA）光學，提供13nm分辨率。但隨著工藝節點的不斷演進，不斷逼近物理極限的晶體管加工早已讓現有的光刻技術“不堪重負”，縮放效應遇到了元件物理的瓶頸。
對于3nm后的節點，ASML及其合作伙伴正在研究一種全新的EUV工具——Twinscan EXE：5000系列，具有0.55 NA（High-NA）透鏡，能夠達到8nm分辨率，可以避免3nm及以上的多圖案。High-NA不僅需要新的光學設備，還需要新的光源，甚至需要新的晶片來容納更大的機器，這將需要大量的投資。
圖源：ASML
據ASML消息，0.55NA的新一代EUV光刻機將于2024年交付。
此外，ASML 首席技術官 Martin van den Brink 認為，經過數十年的光刻技術創新，高數值孔徑 EUV可能會成為終點。
電氣電子工程師學會發布的最新《國際設備和系統路線圖》也顯示，EUV的潛力將在2028年前后被挖掘殆盡，看不見EUV的替代者。
光學技術，未來一片“烏云”，以電子束光刻和X射線光刻為例，雖然可以制造更小尺寸的結構，但這項技術美國、歐洲、中國多個團隊搞了很多年，都無法應用在大規模生產中。
可以說，EUV之后再無光刻。
雖然EUV光刻或將走到盡頭，有幸的是，材料依舊有可挖掘潛力。
硅光芯片
其中，硅光技術就是延續摩爾定律的發展方向之一。目前的半導體行業面臨著制程工藝的瓶頸，隨著先進制程往3nm、2nm推進，晶體管尺寸已逼近物理極限，國內外半導體龍頭大廠紛紛尋找“出路”。目前來看，硅光技術是未來路線之一。
所謂硅光技術，是以硅和硅基襯底材料作為光學介質，通過CMOS兼容的集成電路工藝制造相應的光子器件和光電器件，并利用這些器件對光子進行發射、傳輸、檢測和處理，以實現其在光通信、光互連、光計算等領域中的實際應用。
硅光技術的核心理念是“以光代電”，采用光子代替電子信號傳輸數據，將光學器件與電子元件整合至一個獨立的微芯片中，大大提升芯片之間的連接速度。后摩爾時代，光子芯片因其功耗低、低時延、具有高運算速度，且不易收到溫度、電磁場和噪聲變化的影響等優良特性，而被業界寄予厚望。
從制造工藝上來看，光子芯片和電子芯片雖然在流程和復雜程度上相似，但光子芯片對結構的要求較低，一般是百納米級。因此，光子芯片降低了對先進工藝的依賴。
阿里達摩院發布的2022十大科技趨勢中，硅光芯片是其預測的趨勢之一。隨著云計算與人工智能的大爆發，硅光芯片迎來技術快速迭代與產業鏈高速發展。達摩院預計未來三年，硅光芯片將承載絕大部分大型數據中心內的高速信息傳輸。
華西證券認為，在后摩爾時代，硅光技術成為降低I/O功耗、提升帶寬的必要措施。硅光子是確定性的技術發展趨勢，海內外巨頭公司瞄準硅光賽道收并購頻發。目前硅光領域并購集中在通信領域，在非通信市場的增長空間巨大，后續基于硅光的激光雷達、可穿戴設備、AI光子計算等領域會相繼爆發。
在此趨勢下，硅光技術呼聲漸漲，越來越多的企業進入硅光芯片的賽道。據市調機構Yole預估，硅光子模塊市場將從2018年的約4.55億美元，增長到2024年的約40億美元，年復合成長率達44.5%。
其他材料
新材料對于制程技術的發展十分重要，制程密度越高，其承受的量子物理現象也就越難掌控，而更重要的是，晶體管設計必須讓電子以設計者想要的方向跑，傳統的硅其實在微縮的過程中已經遇到過很多問題。因此，隨著摩爾定律逐漸失效，尋求硅以外的替換材料成為行業的一大方向。
臺積電和美國麻省理工學院開發了金屬鉍的應用，有望解決半導體材料高電阻、低電流的問題，是臺積電1nm工藝實現突破的關鍵一步。
首先由麻省理工學院團隊發現在二維材料上搭配半金屬鉍的電極，能大幅降低電阻并提高傳輸電流；隨后臺積電技術研究部門將鉍沉積制程工藝進行優化，臺大團隊并運用氦離子束光刻系統將元件通道成功縮小至納米尺寸，終于獲得這項突破性的研究成果。
臺大電機系暨光電所吳志毅教授說明，這項研究發現，在使用鉍為接觸電極的關鍵結構后，二維材料電晶體的性能不但與硅基半導體相當，又有潛力與目前主流的硅基制程技術兼容，實有助于未來突破摩爾定律的極限。雖然目前還處于研究階段，但該成果能替下一代芯片提供省電、高速等絕佳條件，未來可望投入人工智能、電動車、疾病預測等新興科技的應用中，民眾都能受惠。
此外，碳納米管也被看作一個有希望的替代品。碳納米管具有加工溫度低、工作速度快、功耗低、更易實現三維異構集成等優勢，有可能成為后摩爾時代集成電路的顛覆性技術之一。國際半導體技術路線圖很早就認為，碳納米管是未來最理想的電子學材料。
而今年3月，清華大學集成電路學院教授任天令團隊以單層石墨烯作為柵極，打造出了一種“側壁”晶體管，創下了0.34nm柵極長度的紀錄。
晶體管作為芯片的核心元器件，更小的柵極尺寸能讓芯片上集成更多的晶體管，并帶來性能的提升。此項紀錄原有的保持者是斯坦福大學在2016年用碳納米管造出1nm柵極長度晶體管。任天令指出，這可能是摩爾定律的最后一個節點。在未來，人們幾乎不可能制造小于0.34nm的柵極長度。
另一邊，美國普渡大學的研究人員還找到了另一種方法：將原子層沉積技術用于氧化銦基晶體管，開發出面積更小、性能更高的晶體管的方法。
可以看到，隨著硅基半導體已逼近物理極限時，世界各地的研究人員都在不斷尋找延長摩爾定律的新材料和新方法。
雖然已取得一些收獲，但大部分新技術都還存在一定的技術難點，取代硅成為新興半導體材料一事，目前來看還處于“只聽樓梯響，不見人下來”的階段。
結語
2015年，摩爾定律50周年之際，早已退居幕后的戈登·摩爾接受采訪時直言：“摩爾定律不會永遠持續下去?！?/p>
這不難理解，因為摩爾定律從來不是什么自然規律，不是什么物理定律，甚至用摩爾自己的話說，他最初投稿給《電子學》雜志時候，認為這個雜志就是一個沒人看的刊物，而這個定律只是他根據自己的經歷隨便推測的一個趨勢。
摩爾定律后來真正成為芯片行業的“定律”，其實是因為它定義了這個行業的商業成功與技術進步之間的關系。歸根結底，我們對摩爾定律的著迷從來都不是晶體管的密度，對于大多數人而言，摩爾定律更多的是關于我們對技術進步的期望。
因此，不管未來是否仍繼續遵循摩爾定律，芯片行業發展的最終落腳點仍是在有限的空間中實現更強的性能和更低的功耗。
這也是上述產業鏈各界不斷探索各類新技術、新方法的初衷，是集成電路行業著眼于半導體結構、設備、材料和工藝，關注封裝互連技術對晶體管的影響，以及不斷有新技術涌現出來，致力于未來破局的關鍵。
如果大家都相信摩爾定律能夠發展下去，那么它或許仍然能夠以一定的節奏延續。
如果摩爾定律已走到盡頭，但我們非常想要它，我們還會找到一個新的“摩爾定律”。
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